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国内刊号：11-2223/N
国际刊号：1000-0054
发布日期:
作者：陆江镕, 李文昌, 刘剑, 张天一, 王彦虎
单位：1. 中国科学院半导体研究所 固态光电信息技术实验室, 北京 100083;<br>2. 中国科学院大学 材料科学与光电技术学院, 北京 100049;<br>3. 中国科学院大学 集成电路学院, 北京 100049;<br>4. 中国科学院半导体研究所 半导体超晶格国家重点实验室, 北京 100083;<br>5. 中国科学院大学 材料与光电研究中心, 北京 100049
关键词：时间数字转换器,现场可编程门阵列,抽头延迟链,两次时间内插
减少基于现场可编程门阵列实现的时间数字转换器(FPGA-TDC)中延迟单元的延迟时间, 可以提高TDC分辨率, 但是需要构建更长的抽头延迟链, 使延迟单元积累更多的非线性, 导致系统线性度恶化。该文在粗计数与细计数结合架构的基础上, 利用Xilinx Virtex UltraScale+ FPGA平台设计出一种基于两次时间内插的FPGA-TDC, 并用于时间信号量化过程中的细计数阶段。通过对系统时钟进行两次内插量化, 缩短了延迟链长度, 减少了延迟单元非线性在延迟链中的积累, 提升了系统线性度。同时, 延迟链长度的缩短使TDC中温度计码编码器等模块规模更小, 降低了电路实现占用的FPGA逻辑资源。实验结果表明, 该FPGA-TDC的分辨率为1.72 ps, 微分非线性和积分非线性的极差分别为4.49和26.55 LSB, 可实现较优的系统线性度。
来源：2024年第10期
《清华大学学报(自然科学版)》期刊编辑部
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